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시도하다
나는 DIN 신호에서 증가하는 한계를 다시 인식하고 프로세스가 끝난 후 5클록 사이클 내에서 의심을 감지하는 교환기를 작성하기 위해 시장에 나와 있습니다. 여전히 다양한 컴파일 오류가 발생하고 있으며 그 의미를 이해하지 못하는 것 같습니다. 나는 당신이 VHDL 개념에 대한 기본적인 이해가 없어야 한다고 생각합니다. 물론 불행히도 온라인에서 검색을 했지만 별로 도움이 되지 않았습니다. 그러나 나는 의심할 여지 없이 소프트웨어가 달성한 기본 단계에 대해 전혀 모릅니다.
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코드의 일부에서 현재 논리를 1등급으로 올리는 1차 볼륨 상승 에지 감지기가 있습니다. 두 번째 프로세스는 Dout이 높을 때마다 확인하고 5에서 0, 따라서 8까지 함께 계산하는 동안 Dout은 낮게 생각해야 합니다. (10028):
네트워크 “번호 [2]”에 대한 프린터의 연속 드라이버 오류는 rise_ext.vhd(31)에 액세스하여 해결할 수 없습니다.
오류(10028): rise_ext.vhd(31)에서 인터넷 “번호 [1]”에 대한 여러 드라이버를 제거할 수 없습니다.
오류(10028): Resolve는 여러 주의 드라이버를 사용하여 rise_ext.vhd(31)에 있는 net “count [0]”을(를) 실행할 수 없습니다.
오류(10028): rise_ext.vhd(31) 전체에서 대상 “의심”에 대한 여러 드라이버의 지속적인 상태를 해결할 수 없습니다.
오류: 32비트 Quartus II를 구문 분석 및 합성할 수 없습니다. 오류의 양, 2개의 경고 오류: 최대 메모리 크기: 326 가상 메가바이트 오류: 처리가 2014년 1월 11일 토요일 13:13:38에 종료되었습니다. 오류: 경과 시간: 00:00:04 오류: 총 CPU 시간(모든 프로세서에서): 00:00:02
오류(293001): Quartus II의 전체 수집이 성공적으로 완료되었지만 실패했습니다. 오류, 2개의 경고
엔티티
rise_ext는 포트(clk: 백 비트; resetN: 비트 동안; 소음: 내부; count: 2에서 6까지의 버퍼에 있는 정수 범위. 의심스러운: 버퍼 룸);끝 상승_ext;rise_ext로 인한 Arc_rise_ext 아키텍처 자극 s1, s2: 가장 작은 것;시작하다 프로세스(resetN, clk) 시작하다 resetN이 '0'이면 <= '0'에서; 레벨 <= 5; elsif clk'event 및 clk가 '1'인 경우 s1 <= 딘; s2 <= s1; 나는 생각 <= s1이 아니라 s2; 종료 최종 프로세스; 일하다 (clk, 의심하다) 시작하다 clk'event와 clk가 т '1'을 의미하는 경우 = '1'인 경우 다시 아무 때나 센다> 둘, 그 다음 카운트 <= 트랙 - 1; 다른 <= '0'에서; <= 5의 양; 종료 종료 다음과 같은 경우 종료 바람 과정;끝 arc_rise_ext;
시장에 std_logic에 대한 모든 데이터 유형이 있으며 추가로 코드를 작성하게 되었습니다. 이러한 오류가 있습니다...
라이브러리
ieee;ieee.std_logic_1164.all을 사용하십시오.ieee.std_logic_unsigned.all을 사용하십시오.엔티티 - rise_ext 플러그인(clk: std_logic; resetN: std_logic으로; din: std_logic으로; count: 0에서 실제로 절반까지의 스트림 정수의 가장 중요한 범위입니다. 의심스럽다: std_logic 버퍼);끝 상승_ext;arc_rise_ext 디자인 by rise_ext 신호 s1, s2: std_logic;시작하다 프로세스(resetN, clk) 시작하다 resetN = '0'으로 판명되면 <= '0'에서; 추가 <= 6; elsif rise_edge(clk) 다음 s1 <= 노이즈; s2 <= s1; 불신 <= s1이 아니라 s2도 마찬가지입니다. 끝은 너무 , 깁니다. 진행을 중지하십시오. 프로세스(clk) 시작과 관련하여 rise_flank(clk)의 경우 다음 그 의심 = '1'인 경우 계정 <= 쌍; 언제 억제하다; 이것이 끝이어야 합니다. 최종 프로세스; 프로세스(clk) 시작하다 오는 것이 amount_bord(clk)이면 의존하는 경우 = 1, 다음 카운트 <= 6단계; <= '0'에서; 다른 트랙 <= 카운트 - 1; 그렇게 끝내십시오. 종료 최종 프로세스;끝 arc_rise_ext;
Verilog Error 10028
Erro Verilog 10028
Verilog Fehler 10028
Verilog Error 10028
Erreur Verilog 10028
Oshibka Verilog 10028
Errore Verilog 10028
Verilog Fel 10028
Blad Veriloga 10028
Verilog Fout 10028
년
