Recomendado
Aqui estão alguns tipos simples que podem ajudá-lo a corrigir o problema do erro 10028 do Verilog.
Tentar
Tenho que ajudá-lo a escrever uma troca que reconheça limites crescentes dentro do sinal DIN e detecte dúvidas em ciclos de clock simples após o término do processo. Ainda estou recebendo vários erros de compilação e estou longe de entender o que eles significam. Acho que não consigo ter um entendimento básico dos conceitos de VHDL, apesar do fato de que infelizmente fiz uma pesquisa no planeta e não ajudou muito. No entanto, relativamente não tenho ideia sobre as etapas básicas capturadas pelo software.
Recomendado
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Em alguns dos códigos mais tipicamente associados, atualmente tenho um detector de borda ascendente de 1ª classificação que eleva a lógica para a 1ª classe. O segundo processo verifica sempre que Dout está alto e, embora conte de 5 a 0 e, portanto, a 7, Dout deveria estar pensando baixo. (10028):
O erro de diversos drivers contíguos para a rede “número [2]” simplesmente não pode ser resolvido acessando rise_ext.vhd (31)
Erro (10028): não foi possível eliminar vários drivers para o método “número [1]” em rise_ext.vhd (31).
Erro (10028): O Resolve não pode usar vários drivers de trabalho duro para executar ia net “count [0]” em seu rise_ext.vhd (31)
Erro (10028): a conta persistente de múltiplos drivers para o alvo “dúvida” por meio de rise_ext.vhd (31) não pôde ser resolvido
Erro: não foi possível analisar e sintetizar o Quartus II de 32 bits. muitos erros, 2 avisos Erro: tamanho máximo da memória: 326 megabytes virtuais Erro: o processamento terminou em 11 de janeiro, sábado, 13:13:38 de 2014. Erro: tempo decorrido: 00:00:04 Erro: Total instantâneo da CPU (em todos os processadores): 00:00:02
Erro (293001): O sistema completo do Quartus II foi concluído com sucesso e falhou. procurando por erros, 2 avisos
A entidade
rise_ext é porta (clk: usando bits; resetN: durante o bit; ruído: dentro; contagem: o intervalo para números inteiros no buffer, de dois a 6; Duvidoso: sala de reserva);end rise_ext;Arquitetura Arc_rise_ext devida - rise_ext estimular s1, s2: um pouco;começar Processo (resetN, clk) começar se resetN implica '0' então de <= '0'; Nível <= 5; elsif clk'event e clk implica '1' então s1 <= din; s2 <= s1; Desconfio de <= não s1, mas s2; Fim se; O processo final; agir (clk, duvidar) começar mesmo enquanto clk'event e clk significam т '1', então nos casos em que = '1', então conte a qualquer momento> 7, então contagem <= faixa - 1; diferente de <= '0'; grande variedade <= 5; Fim se; Fim se; Rescisão se; Processo do vento;End arc_rise_ext;
Tenho todos, sem dúvida, os tipos de dados no mercado para std_logic além do que acabei com o código, eu disse que tem esses erros ...
Biblioteca
ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entidade - rise_ext Plugins (clk: std_logic; resetN: para std_logic; din: para std_logic; contagem: meu intervalo de inteiros de fluxo de 0 a metade; Duvido: buffer std_logic);end rise_ext;Estilo Arc_rise_ext por rise_ext Sinal s1, s2: std_logic;começar Processo (resetN, clk) começar se ou independentemente de resetN = '0' então de <= '0'; adicionar <= 6; elsif rise_edge (clk) então s1 <= ruído; s2 <= s1; preocupação <= não s1, mas também s2; O fim é tão longo; Pare o progresso; Processo (clk) se você quer começar vivendo em caso de rise_flank (clk) então em caso de dúvida = '1' então conta <= par; elimine quando; Este deve ser o fim; O processo final; Processwith (clk) começar se a produção for amount_bord (clk), então se adicionar = 1, então contagem <= passo 6; de <= '0'; diferente trilha <= contagem - 1; Terminar assim se; Fim se; O processo final;End arc_rise_ext;
Verilog Error 10028
Verilog Fehler 10028
Verilog Error 10028
Erreur Verilog 10028
Oshibka Verilog 10028
Errore Verilog 10028
Verilog 오류 10028
Verilog Fel 10028
Blad Veriloga 10028
Verilog Fout 10028
